1.核心高速接口IP集成与验证：

 - 负责PCIe、CXL等高速串行接口控制器IP以及SERDES/PMA/PCS在SoC芯片级的集成、验证与调试，确保功能正确，性能达标。

 - 深入理解IP配置、寄存器编程模型、时钟与复位架构、电源管理，并主导其在具体芯片项目中的落地。

2.系统级设计与问题解决：

 - 协同架构、前端设计、后端实现和系统验证团队，定义接口子系统（包含Controller + PHY）的微架构、时钟方案及DFT策略。

 - 主导解决芯片开发全流程中（从RTL到硅后）与PCIe/SERDES相关的复杂技术问题。

3.自研能力建设与技术支持：

 - 参与评估第三方IP选型，并对关键模块（如链路层LTSSM状态机、数据链路层、PHY模拟前端关键电路）进行深度分析和技术对标。

 - 作为技术专家，为后续潜在的PCIe Controller及相关模块自研项目进行关键技术预研、原型搭建和可行性分析。

 - 为产品、测试及客户支持团队提供高级技术支撑，编写设计文档和应用指南。

4.前沿技术跟踪：

 - 跟踪PCI-SIG等组织的新标准演进（如PCIe 6.0/7.0, CXL 3.x），研究其技术特性及实现挑战。

1.微电子、电子工程、计算机科学等相关专业本科及以上学历，5年以上相关工作经验；

2.精通PCIe协议，熟悉SERDES/PHY原理；

3.具备完整的pcie 子系统集成经验，熟悉硅前仿真调试和硅后实验室调试；

4.精通RTL设计及验证流程，逻辑综合、形式验证（Formality）等EDA工具（如VCS、Spyglass、PrimeTime），具备良好的代码和文档习惯；

6.拥有独立解决问题和独立思考能力，拥有强烈的责任心和团队协作精神，良好的团队合作和沟通协调能力，具备创业精神。