1.负责 SOC 芯片中 DDR 子系统的整体架构规划与详细设计，聚焦 DDR 控制器及物理层的开发工作，独立完成DDR子系统的IP生成和集成。确保子系统满足芯片整体性能、功耗及稳定性需求；

2.精通 DDR 控制器和物理层 IP，主导 IP 的选型、评估与定制化配置，根据项目需求完成 IP 的集成与参数优化，解决 IP 应用过程中的技术难题；

3.深入理解 DDR4/5、LPDDR4/5 等协议规范，将协议要求转化为具体的硬件设计方案，保障子系统与外部存储器件的兼容性和通信可靠性；

4.编写并维护 DDR 子系统相关的设计文档，包括架构设计说明书、详细设计手册、接口规范等，确保文档的准确性、完整性和可读性；

5.参与 DDR 子系统的验证方案制定，配合验证团队开展功能验证、性能测试及兼容性测试，分析并定位设计阶段出现的问题，提出有效的解决方案；

6.主导芯片流片回来后 DDR 子系统的 boot up 工作，负责子系统的功能调试、性能优化及稳定性排查，解决量产及客户应用过程中的 DDR 相关问题；

7.与前端设计、后端实现、验证、固件开发及应用工程等团队紧密协作，推动 DDR 子系统从设计到量产的全流程顺利进行。

1.本科及以上学历，电子信息工程、微电子、计算机科学与技术等相关专业本科及以上学历，5 年以上 SOC 芯片 DDR 子系统设计相关工作经验，具备 DDR4/5、LPDDR4/5 的实际开发经验；

2.了解 DDR子系统验证方法学，熟悉 UVM 验证框架，能够参与验证方案设计及问题分析：

3.熟练使用 EDA 工具（如 VCS、Verdi、DC、PrimeTime 等）进行设计、仿真、综合及时序分析；

4.拥有至少 1 次完整的芯片流片及量产经验，具备芯片流片回来后 DDR 子系统 boot up 和调试的实战经验；

5.有复杂 SOC 芯片中 DDR 子系统性能优化或低功耗设计经验者优先；

6.拥有独立解决问题和独立思考能力，拥有强烈的责任心和团队协作精神，良好的团队合作和沟通协调能力，具备创业精神。